Samsung ha davvero un piano per NAND a 1.000 strati? Otto domande da porsi

Samsung ha parlato pubblicamente della possibilità di realizzare memorie flash NAND con oltre 1.000 strati entro il 2030. Sembra un risultato impressionante, ma che cosa significa davvero per i prodotti di archiviazione che utilizziamo? Saranno fisicamente più alti, più difficili da produrre, meno affidabili, più lenti oppure più economici? E quando sarà possibile acquistarli?

La roadmap Samsung del 2022 indicava come obiettivo il superamento dei 1.000 strati V-NAND entro il 2030. Nell’agosto 2026, l’azienda ha presentato V10 Bonding V-NAND con oltre 400 strati. Sono traguardi importanti, ma un obiettivo di 1.000 strati non equivale a un prodotto già in commercio. Esaminiamo otto domande concrete, partendo da quella più elementare.

1. Parliamo davvero di 1.000 strati, come in un edificio di 1.000 piani?

Sì. Il paragone con un edificio è sorprendentemente preciso. Le NAND planari tradizionali disponevano le celle di memoria su una superficie piatta. Le NAND tridimensionali, chiamate V-NAND nella terminologia Samsung, costruiscono ulteriori strati di celle verso l’alto. Immaginiamo che l’area occupata dal silicio sia un terreno: anziché allargarsi su un lotto più grande, il produttore aggiunge piani.

Per avere un riferimento, il Burj Khalifa di Dubai, l’edificio completato più alto al mondo, conta 163 piani fuori terra ed è alto 828 metri (2.717 piedi). Una matrice NAND da 1.000 strati avrebbe oltre sei volte il numero di livelli di memoria rispetto ai piani del Burj Khalifa. Naturalmente, questi piani sono microscopici, non spazi in cui le persone potrebbero camminare.

L’analogia va oltre. Un grattacielo ha bisogno di vani ascensore che colleghino i piani. Le NAND hanno bisogno di strutture a canale verticale che attraversino numerosi strati di celle di memoria. I canali fanno parte dell’architettura elettrica che rende accessibili le celle: non sono semplicemente fori vuoti o normali fili di rame.

In sintesi: Samsung intende davvero strati di memoria disposti verticalmente. La sfida consiste nel far funzionare in modo uniforme questi piani microscopici e i relativi collegamenti elettrici.

2. Quanto sarà alta fisicamente una NAND a 1.000 strati? Il chip finito sarà più grande?

Bisogna distinguere tre altezze: quella della matrice di memoria attiva, lo spessore del die di silicio e l’altezza del componente finale incapsulato e saldato su una scheda elettronica. Non sono misure intercambiabili.

Una matrice di memoria più alta non richiede automaticamente un package NAND finale più alto. I produttori possono ridurre lo spessore dei singoli strati, assottigliare il silicio di supporto, modificare la disposizione dei circuiti e adottare metodi avanzati di packaging.

Samsung ha già dimostrato che aggiungere strati non richiede un aumento proporzionale dell’altezza. L’azienda ha riferito che la sua V-NAND di settima generazione a 176 strati aveva un’altezza simile a quella della precedente generazione da oltre 100 strati, anche grazie alla riduzione delle dimensioni delle celle.

Per capire l’ordine di grandezza, immaginiamo un passo verticale puramente illustrativo di 45 nanometri per strato di memoria. Moltiplicando 1.000 strati per 45 nanometri si ottengono 45 micrometri, ossia 0,045 millimetri, prima di aggiungere le regioni strutturali e di collegamento. È all’incirca metà del diametro di un tipico capello umano. Questo è un esempio dimensionale, non l’altezza dello stack a 1.000 strati o il passo dichiarato da Samsung.

Il package finale potrebbe mantenere dimensioni simili a quelle degli attuali componenti NAND, anche se l’architettura interna diventa più complessa. È importante per chiavette USB, schede microSD, smartphone e SSD compatti, dove l’altezza dei componenti e lo spazio sulla scheda sono limitati.

In sintesi: La struttura interna sarà più complessa e potrebbe essere più alta, ma non è inevitabile che il componente NAND finito sia fisicamente più grande.

3. Se i canali verticali sono così profondi, come verranno realizzati?

Questo potrebbe essere il problema produttivo più impressionante dell’intera roadmap. Immaginiamo di creare un foro stretto attraverso centinaia di strati microscopici di materiali, mantenendolo allineato e della forma corretta, per poi rivestirne l’interno con materiali controllati con estrema precisione. Ora ripetiamo il processo milioni o miliardi di volte su un wafer.

Il canale verticale viene talvolta paragonato a un centralino, ma è più corretto descriverlo come un percorso elettrico condiviso attraverso una stringa di celle di memoria. Le word line forniscono i segnali di controllo alle celle situate a determinati livelli. Il canale stesso partecipa alla struttura del transistor; non è soltanto un filo che passa accanto a una serie di interruttori separati.

I produttori non utilizzano minuscole punte meccaniche. Impiegano processi di incisione dei semiconduttori basati sul plasma per rimuovere il materiale. Quando i fori diventano più profondi rispetto alla loro larghezza, mantenere pareti laterali dritte, dimensioni costanti e velocità di incisione accettabili diventa sempre più difficile. È la sfida dell’incisione ad alto rapporto d’aspetto, o high-aspect-ratio etching.

Parte della soluzione consiste in apparecchiature produttive nuove o notevolmente migliorate. Aziende di attrezzature per semiconduttori come Lam Research e Tokyo Electron hanno investito in tecnologie avanzate di incisione ad alto rapporto d’aspetto e criogenica. I processi criogenici utilizzano basse temperature accuratamente controllate e la chimica del plasma per migliorare il comportamento dell’incisione nelle strutture difficili. Dopo la formazione dei fori, anche le apparecchiature di deposizione devono applicare film sottili in modo uniforme lungo le pareti dei canali.

Esiste un’altra importante possibilità ingegneristica: non cercare di incidere tutti i 1.000 strati in un’unica operazione ininterrotta. È possibile fabbricare più stack più corti e collegarli, riducendo la profondità richiesta a ogni singola fase di incisione. La V10 Samsung adotta un approccio a tre stack e la sua architettura Bonding V-NAND produce separatamente i wafer delle celle e quelli dei circuiti periferici, per poi unirli mediante bonding. Queste tecniche affrontano aspetti differenti del problema di scalabilità; il bonding dei wafer non equivale, di per sé, a collegare ogni canale verticale.

Tuttavia, sovrapporre sezioni introduce nuove difficoltà di allineamento, interfaccia, resistenza elettrica e resa produttiva. Il problema non scompare: cambia forma.

In sintesi: Samsung non può arrivare a 1.000 strati semplicemente facendo funzionare più a lungo le apparecchiature di incisione attuali. Macchinari, materiali, controllo dei processi e integrazione di più stack devono migliorare insieme.

4. Se produrre quei canali è difficile, come può essere affidabile una NAND a 1.000 strati?

Questa domanda merita un certo scetticismo. Per anni gli acquirenti hanno confrontato NAND SLC, MLC, TLC e successivamente QLC in termini di resistenza all’usura, conservazione dei dati e affidabilità. Ogni aumento dei bit memorizzati per cella ha reso più difficile distinguere i diversi stati di tensione. Una struttura a 1.000 strati sembra aggiungere un’ulteriore dimensione di difficoltà.

Tuttavia, aggiungere strati di memoria e memorizzare più bit in ogni cella sono due cambiamenti ingegneristici distinti. SLC memorizza un bit per cella, MLC due, TLC tre e QLC quattro. Aumentare i bit per cella restringe i margini di tensione disponibili. Aumentare il numero di strati verticali introduce invece sfide di fabbricazione, geometria, uniformità elettrica e integrazione. Per un approfondimento, si può consultare come funziona la memoria flash.

I canali più lunghi possono essere difficili da fabbricare in modo uniforme. Una lieve variazione di diametro dall’alto verso il basso, uno spessore non uniforme dei film o differenze nella resistenza elettrica possono modificare il comportamento delle singole celle. Alcune di queste variazioni possono complicare la lettura o ridurre il margine per una programmazione affidabile.

Nella discussione tecnica sulla V10, Samsung riconosce le difficoltà create dalle strutture più alte e descrive miglioramenti nel profilo dei canali, nell’uniformità del processo e nel funzionamento dei dispositivi. È incoraggiante, ma non equivale a dati pubblicati sull’affidabilità a lungo termine sul campo di un futuro prodotto a 1.000 strati.

Anche i controller NAND contribuiscono a proteggere i dati. Utilizzano codici di correzione degli errori (ECC), gestione dei blocchi difettosi, wear leveling e tecniche di ripetizione della lettura (read-retry). I produttori selezionano i die e caratterizzano resistenza all’usura e conservazione dei dati in diverse condizioni operative. Per maggiori dettagli, si veda la durata delle memorie USB e il wear leveling. Tuttavia, neppure il controller più sofisticato trasforma una memoria difettosa in una memoria perfetta, e superare i test di fabbrica non garantisce una conservazione indefinita dei dati senza alimentazione.

La difficoltà cresce in modo esponenziale? Non necessariamente in senso matematico. Un maggior numero di fasi produttive e tolleranze più strette possono amplificare i problemi, ma non esiste una formula giustificata secondo cui una NAND a 1.000 strati debba essere meno affidabile di una a 176 strati di una determinata percentuale.

In sintesi: La domanda non è se Samsung possa dimostrare il funzionamento di un chip a 1.000 strati. È se possa produrne grandi volumi che soddisfino con costanza i requisiti di resistenza, conservazione dei dati e tasso di errore a un costo accettabile.

5. Mille strati renderanno più lenta la scrittura sulle NAND?

Scrivere su NAND è generalmente più impegnativo che leggere, perché la programmazione modifica lo stato di carica delle celle di memoria. Un numero maggiore di strati può introdurre complicazioni elettriche, compresi percorsi di canale più lunghi e carichi capacitivi superiori. Ma più strati non significano automaticamente scritture più lente.

Contano tre misure temporali interne: tempo di programmazione della pagina (tPROG), tempo di lettura della pagina (tR) e tempo di cancellazione del blocco (tBERS). Sono misure diverse dalla velocità in megabyte al secondo pubblicizzata per un SSD o una chiavetta USB.

La V-NAND Samsung di sesta generazione, introdotta nel 2019, dichiarava una latenza delle operazioni di scrittura inferiore a 450 microsecondi (0,450 millisecondi) e una latenza di lettura inferiore a 45 microsecondi (0,045 millisecondi), migliorando rispetto ai circa 500 e 50 microsecondi della generazione precedente. In altre parole, Samsung ha aumentato il numero di strati riducendo contemporaneamente la latenza.

Per capire perché contano anche variazioni minime, prendiamo 0,450 millisecondi come valore di riferimento ipotetico. Un aumento del 25% della latenza di programmazione porterebbe a 0,563 millisecondi; un aumento del 50% a 0,675 millisecondi; un raddoppio a 0,900 millisecondi. Si tratta di esempi illustrativi, non previsioni per la NAND Samsung a 1.000 strati.

Esiste anche un dato recente più incoraggiante. Samsung afferma che la sua V10 Bonding V-NAND offre una velocità di programmazione superiore di circa il 45% e I/O NAND più veloce del 33% rispetto alla V9, pur superando i 400 strati. Sono miglioramenti tra generazioni dichiarati da Samsung; non significano che ogni SSD costruito con V10 scriverà il 45% più velocemente.

A livello di dispositivo, i controller scrivono su più die e piani, nascondono alcune operazioni tramite il parallelismo e utilizzano la cache. Un prodotto di archiviazione può quindi comportarsi diversamente dai singoli die NAND. Anche i test di velocità delle unità flash USB aiutano a distinguere le prestazioni del dispositivo da quelle del singolo componente. Una maggiore densità può favorire la capacità, ma ridurre il numero di die disponibili per scritture parallele a parità di capacità del prodotto.

In sintesi: Non esiste un metodo fondato per trasformare il numero di strati in una stima della futura latenza di scrittura. La sfida è capire se i miglioramenti di architettura e circuiteria potranno compensare la maggiore complessità elettrica.

6. Una NAND a 1.000 strati richiederà un controller più intelligente e potente?

Forse, ma non semplicemente perché il controller debba ricordare quali dei 1.000 piani contengono settori difettosi. Le NAND gestiscono generalmente pagine fisiche e blocchi di cancellazione, mentre il computer host vede settori logici o indirizzi logici di blocco. Le informazioni sui blocchi difettosi e le tabelle di mappatura permettono al controller di evitare le aree inutilizzabili senza esaminare ogni blocco prima di ogni scrittura.

Pensiamo a un sistema di prenotazioni alberghiere. Non ispeziona ogni stanza ogni volta che arriva un ospite. Dispone già dei registri delle camere libere, occupate o fuori servizio. Un controller flash utilizza una gestione delle informazioni paragonabile, anche se i suoi algoritmi reali sono molto più complessi.

Una maggiore densità NAND può richiedere strutture di mappatura più grandi, più blocchi fisici per die o requisiti di pianificazione differenti. Ma se due dispositivi offrono entrambi 1 TB di capacità, la versione a 1.000 strati non richiede automaticamente una tabella di mappatura proporzionalmente più grande di quella a 176 strati. Contano la granularità della mappatura, l’organizzazione fisica, il progetto del firmware e la memoria disponibile nel controller.

Il rallentamento potenzialmente più serio deriva dalla correzione degli errori e dallo spostamento dei dati. Se le NAND future richiedessero ECC più potenti, più tentativi di lettura o più operazioni di garbage collection, il controller potrebbe impiegare più tempo per recuperare o riorganizzare i dati. Al contrario, miglioramenti nella qualità delle NAND e nell’architettura dei controller possono evitare queste penalizzazioni.

Confrontiamo un dispositivo da 1 TB realizzato con NAND più vecchie con uno da 1 TB costruito con NAND molto più dense: la capacità logica rimane invariata, anche se numero e organizzazione dei die fisici cambiano. Ora confrontiamo un dispositivo da 1 TB con uno da 8 TB. Quello più grande deve gestire una capacità notevolmente superiore, ma questo non dimostra che il numero di strati verticali, di per sé, comporti un lavoro otto volte maggiore.

In sintesi: I controller evolveranno, soprattutto nella correzione degli errori, nella pianificazione delle operazioni e nella mappatura. Ma più strati non implicano un aumento lineare dei requisiti di elaborazione del controller.

7. Meno chip NAND renderanno l’archiviazione più economica, oppure più lenta?

Questo è uno degli argomenti economici più solidi a favore della NAND a 1.000 strati. Se i produttori riescono a ottenere più bit utilizzabili per wafer, il costo per gigabyte può diminuire. Un die di maggiore capacità potrebbe inoltre permettere a un SSD o a una chiavetta USB di raggiungere la capacità desiderata con meno die, semplificando potenzialmente il packaging e riducendo il numero di componenti.

Ma più strati non comportano automaticamente un aumento proporzionale della capacità. L’area del die, i bit memorizzati per cella, il passo delle celle, i circuiti periferici, lo spazio di riserva e la resa produttiva influiscono tutti sulla densità utilizzabile.

Questi sono esempi ipotetici di capacità per die, non una roadmap di prodotti Samsung. Per semplicità, 1 TB viene considerato equivalente a circa 8 Tb, prima della capacità di riserva e dello spazio necessario alla formattazione. Un package può contenere più die NAND, quindi il numero di die non coincide necessariamente con il numero di package.

Consideriamo ora l’economia della produzione. Un wafer futuro potrebbe costare di più da lavorare perché richiede ulteriori operazioni di incisione, deposizione, bonding, ispezione e collaudo. Tuttavia, se produce molta più capacità di archiviazione utilizzabile, il costo per terabyte potrebbe comunque diminuire.

In questo esempio, i costi di lavorazione del wafer aumentano del 60%, ma il costo per terabyte utilizzabile scende del 36%. Sono cifre interamente ipotetiche, che escludono packaging, controller, assemblaggio, distribuzione e profitto. Illustrano il principio economico, non i costi effettivi di Samsung.

C’è anche un possibile compromesso nelle prestazioni. I controller SSD raggiungono velocità elevate anche scrivendo in parallelo su più die NAND. Sostituire 16 die di capacità inferiore con quattro die di capacità superiore potrebbe ridurre il parallelismo a livello di die. Ciò può influire sulle scritture sostenute, soprattutto dopo l’esaurimento della cache SLC. Interfacce più veloci, piani aggiuntivi e una migliore pianificazione possono aiutare, ma potrebbero non eliminare completamente il compromesso.

Per una chiavetta USB sensibile ai costi, il produttore potrebbe preferire meno die e un costo inferiore della distinta base. Per un SSD enterprise, mantenere prestazioni costanti potrebbe giustificare una configurazione diversa dei die.

E anche se i costi di produzione delle NAND diminuissero, i prezzi al dettaglio dipenderebbero comunque da offerta, domanda, utilizzo della capacità produttiva, scorte e posizionamento del prodotto. Un costo inferiore per bit non garantisce un calo immediato del prezzo pagato dai clienti.

In sintesi: L’obiettivo economico non è semplicemente avere meno chip. È ottenere più archiviazione utilizzabile e affidabile per ogni dollaro speso nella produzione, senza sacrificare troppe prestazioni.

8. La legge di Moore sta perdendo slancio e quando arriverà la NAND Samsung a 1.000 strati?

Gordon Moore, cofondatore di Intel, osservò notoriamente che il numero di transistor nei circuiti integrati tendeva a raddoppiare con una cadenza di circa due anni. La versione popolare dei 18 mesi viene spesso associata alle aspettative sulle prestazioni di calcolo. La legge di Moore era un’osservazione industriale e un’aspettativa economica, non una legge fisica che imponga al progresso di continuare per sempre.

I produttori di NAND hanno trovato un’altra strada verso la densità: invece di ridurre soltanto le dimensioni delle strutture su un chip piatto, hanno iniziato a costruire in verticale. Samsung ha introdotto la prima V-NAND commerciale nel 2013, con 24 strati. La dimostrazione V10 del 2026 supera i 400 strati. L’azienda ha parlato pubblicamente di andare oltre 1.000 strati entro il 2030.

La data è importante, ma lo è anche la formulazione. Al Samsung Tech Day 2022, l’azienda ha dichiarato di prevedere la sovrapposizione di oltre 1.000 strati entro il 2030. È un obiettivo della roadmap di sviluppo, non una data garantita per la produzione di massa o la vendita al dettaglio.

Bisogna distinguere almeno tre traguardi: dimostrare con successo la tecnologia, produrla con rese economicamente accettabili e distribuirla all’interno di SSD, chiavette USB e altri dispositivi finiti. Questi traguardi possono arrivare in momenti differenti.

Quindi la NAND a 1.000 strati arriverà tra cinque anni o tra 25? L’obiettivo dichiarato pubblicamente da Samsung indica all’incirca il 2030, cioè solo quattro anni dopo la pubblicazione di questo articolo nell’ottobre 2026. Ma il momento esatto della disponibilità commerciale resta da confermare.

In sintesi: La legge di Moore potrebbe non descrivere più ogni fase del progresso dei semiconduttori, ma continua la ricerca di più bit per dollaro. Il fatto che la NAND a 1.000 strati diventi una tecnologia diffusa e accessibile dipenderà tanto dall’economia produttiva e dall’affidabilità quanto dal raggiungimento del numero di strati annunciato.

Considerazioni finali: 1.000 strati sono un traguardo, non il punto d’arrivo

Il piano Samsung è reale. L’azienda ha parlato pubblicamente del superamento dei 1.000 strati V-NAND entro il 2030 e l’annuncio della V10 con oltre 400 strati dimostra che lo sviluppo procede. Ma è facile confondere un traguardo produttivo impressionante con un prodotto di archiviazione automaticamente migliore.

Per i clienti, le domande importanti restano quelle di sempre: quanta capacità di archiviazione otteniamo? Quanto velocemente possiamo scrivere i dati? Per quanto tempo resteranno affidabili? E quanto costa?

Un chip NAND a 1.000 strati troppo costoso, con rese produttive scarse o compromessi inaccettabili sulle prestazioni non conquisterà automaticamente il mercato. Il vero risultato sarà offrire maggiore densità mantenendo affidabilità ed economia che rendono utile la memoria flash.

Ecco perché vale la pena seguire il percorso verso i 1.000 strati. Non perché il numero in sé abbia qualcosa di magico, ma perché l’ingegneria necessaria per raggiungerlo plasmerà la prossima generazione di SSD, chiavette USB, schede di memoria e altri prodotti di archiviazione flash.

Fonti e approfondimenti

• Samsung Tech Day 2022: oltre 1.000 strati V-NAND entro il 2030
• Samsung FMS 2026: V10 Bonding V-NAND con oltre 400 strati
• Samsung: approfondimento tecnico e sviluppo della V10
• Samsung: la storia della V-NAND
• Samsung: latenza e tecnologia dei canali nella V-NAND di sesta generazione
• The Skyscraper Center: dati sul Burj Khalifa